KHAIRUL MUFID
10.01.53.0051
Implementasi Bus-Based Multiprocessor
Fig. 6-2.
(a) A multiprocessor. (b) A multiprocessor with caching
Jika kita melihat secara dekat Gambar. 6-2 (a), kita melihat bahwa hubungan antara CPU dan memori adalah seperti kumpulan kabel paralel,
beberapa memegang alamat CPU yg bs membaca atau menulis, sebagian untuk mengirim atau menerima data,
dan sisanya untuk mengendalikan transfer. Atau sering disebut dengan bus. Bus ini adalah on-chip, tetapi dalam kebanyakan sistem, bus tergolong
eksternal dan digunakan untuk menghubungkan mainboard yang mengandung CPU, memori, dan I / O controller. Pada
komputer desktop, bus biasanya bergantung pada papan utama (main-board), yang memegang CPU dan
beberapa memori, dan ke mana I / O kartu terpasang. Pada
minicomputer bus biasanya beroperasi pd rute antara prosesor,
memori, dan I /
O controller.
Sebuah cara sederhana namun praktis untuk membangun multiprosesor adalah dengan mendasarkan pada sebuah bus yang lebih dari satu CPU yang terhubung. Gambar. 6-2 (a) menggambarkan sebuah sistem dengan tiga CPU dan memori bersama di antara mereka semua. Ketika salah satu dari CPU ingin membaca sebuah kata dari memori, menempatkan alamat dari kata yang diinginkan di bus dan menegaskan (menempatkan sinyal pada) jalur bus kontrol menunjukkan bahwa ia ingin dibaca. Ketika memori telah diambil kata yang diminta, menempatkan kata pada bus dan mengambil garis kontrol yg lain untuk mengumumkan bahwa itu siap. CPU kemudian membaca itu dalam sebuah kata. Menulis dengan cara analog.
Sebuah cara sederhana namun praktis untuk membangun multiprosesor adalah dengan mendasarkan pada sebuah bus yang lebih dari satu CPU yang terhubung. Gambar. 6-2 (a) menggambarkan sebuah sistem dengan tiga CPU dan memori bersama di antara mereka semua. Ketika salah satu dari CPU ingin membaca sebuah kata dari memori, menempatkan alamat dari kata yang diinginkan di bus dan menegaskan (menempatkan sinyal pada) jalur bus kontrol menunjukkan bahwa ia ingin dibaca. Ketika memori telah diambil kata yang diminta, menempatkan kata pada bus dan mengambil garis kontrol yg lain untuk mengumumkan bahwa itu siap. CPU kemudian membaca itu dalam sebuah kata. Menulis dengan cara analog.
Untuk mencegah
dua atau lebih CPU dari percobaan untuk mengakses memori pada saat yang sama, semacam arbitrase/pengaturan bus diperlukan. Berbagai skema sedang
digunakan. Misalnya, untuk mendapatkan bus, CPU pertama mungkin harus meminta
itu dengan menegaskan garis permintaan khusus. Hanya setelah menerima izin akan
hal itu diperbolehkan untuk menggunakan bus. Pemberian izin ini dapat dilakukan
dengan cara terpusat, dengan menggunakan perangkat arbitrase bus, atau dengan
cara desentralisasi, dengan CPU meminta pertama sepanjang bus memenangkan
konflik apapun.
Kerugian dari memiliki sebuah bus tunggal adalah bahwa dengan sesedikit tiga atau empat CPU bus kemungkinan akan menjadi kelebihan beban. Pendekatan yang biasa dilakukan untuk mengurangi beban bus adalah untuk membekali setiap CPU dengan cache snooping (kadang-kadang disebut cache snoopy), disebut demikian karena "snoops" di bus. cache ditunjukkan pada Gambar. 6-2 (b). Mereka telah menjadi subyek dari sejumlah besar penelitian selama bertahun-tahun (Agarwal et al, 1988;. Agarwal dan Cherian, 1989; Archibald dan Baer, 1986; Cheong dan Veidenbaum, 1988; Dahlgren et al, 1994;. Eggers dan Katz , 1989a, 1989b, Nayfeh dan Olukotun, 1994; Przybylski et al, 1988;. Scheurich dan Dubois, 1987; Thekkath dan Eggers, 1994; Vernon et al, 1988;. dan Weber dan Gupta, 1989). Semua makalah ini menyajikan protokol konsistensi persediaan yang sedikit berbeda, yaitu, aturan untuk memastikan bahwa cache yang berbeda tidak mengandung nilai yang berbeda untuk lokasi memori yang sama.
Kerugian dari memiliki sebuah bus tunggal adalah bahwa dengan sesedikit tiga atau empat CPU bus kemungkinan akan menjadi kelebihan beban. Pendekatan yang biasa dilakukan untuk mengurangi beban bus adalah untuk membekali setiap CPU dengan cache snooping (kadang-kadang disebut cache snoopy), disebut demikian karena "snoops" di bus. cache ditunjukkan pada Gambar. 6-2 (b). Mereka telah menjadi subyek dari sejumlah besar penelitian selama bertahun-tahun (Agarwal et al, 1988;. Agarwal dan Cherian, 1989; Archibald dan Baer, 1986; Cheong dan Veidenbaum, 1988; Dahlgren et al, 1994;. Eggers dan Katz , 1989a, 1989b, Nayfeh dan Olukotun, 1994; Przybylski et al, 1988;. Scheurich dan Dubois, 1987; Thekkath dan Eggers, 1994; Vernon et al, 1988;. dan Weber dan Gupta, 1989). Semua makalah ini menyajikan protokol konsistensi persediaan yang sedikit berbeda, yaitu, aturan untuk memastikan bahwa cache yang berbeda tidak mengandung nilai yang berbeda untuk lokasi memori yang sama.
KELEBIHAN :
è mencegah dua atau
lebih CPU untuk mengakses memori pada saat yang sama,
KEKURANGAN :
è dengan sesedikit tiga
atau empat CPU bus kemungkinan akan menjadi kelebihan beban.
0 komentar:
Posting Komentar